Exercicis d'electrònica digital seqüencial — Tecnologia i Enginyeria 2n Batxillerat

Classifica cada sistema com a combinacional o seqüencial i justifica-ho en una frase:
a) un descodificador de 3 a 8;
b) un comptador que porta el compte de les voltes d'un corredor en una pista;
c) un sumador de 4 bits;
d) un pany electrònic que només s'obre si s'han introduït, seguits i en l'ordre correcte, quatre dígits;
e) un multiplexor de 4 a 1;
f) un comandament de televisió que passa al canal següent cada vegada que es prem una tecla;
g) un registre de desplaçament de 8 bits.
Digues també quin component bàsic permet «recordar» un bit.

Un latch SR es construeix amb dues portes NOR connectades en creu: $Q = \overline{R + \overline{Q}}$ i $\overline{Q} = \overline{S + Q}$. Inicialment Q = 0.
a) Aplica, una darrere l'altra, aquestes combinacions de les entrades (S, R) i escriu Q després de cada una: (0, 0), (1, 0), (0, 0), (0, 1), (0, 0), (1, 0), (1, 0), (0, 0).
b) Quina funció fa l'entrada S? I la R? Què vol dir (0, 0)?
c) Què passa amb les sortides si S = R = 1? Per què aquesta combinació s'evita?

Un biestable SR síncron canvia d'estat només en els flancs de pujada del rellotge, segons els valors de S i R en aquell instant. Q val 0 abans del primer flanc. Els valors de (S, R) en cada flanc de pujada són: (1, 0), (0, 0), (0, 1), (1, 0), (0, 0), (0, 1).
a) Escriu el valor de Q després de cada flanc.
b) Entre el flanc 2 i el flanc 3, l'entrada S fa un pols a 1 (puja i baixa) sense que hi hagi cap flanc de rellotge. Canvia Q? Per què?
c) Quina combinació de (S, R) no es pot aplicar en un flanc?

Un biestable T canvia d'estat (bascula) en cada flanc de pujada del rellotge si T = 1, i es manté si T = 0. Q val 0 abans del primer flanc.
a) Els valors de T en els 8 primers flancs són 1, 1, 0, 1, 0, 0, 1, 1. Escriu Q després de cada flanc.
b) Si T = 1 sempre i el rellotge és de 12 kHz, quina és la freqüència de Q? Quin percentatge del període està Q a 1?
c) Si connectem tres biestables T (amb T = 1), cada un rellotjat per la sortida de l'anterior, i el primer rep 12 kHz, quina freqüència té la sortida del tercer?

En un biestable JK, el valor de l'estat següent $Q^{+}$ depèn de J, K i de l'estat actual Q.
a) Omple una taula amb $Q^{+}$ per a les quatre combinacions de (J, K) i per a Q = 0 i Q = 1. Quin nom reben les accions (0, 0), (0, 1), (1, 0) i (1, 1)?
b) Escriu, per a cada transició possible (0 → 0, 0 → 1, 1 → 0, 1 → 1), els valors de J i K que la produeixen. Fes servir X per a «indiferent» (pot valer 0 o 1).

Es comparen dos elements de memòria d'un bit amb l'entrada D i el mateix senyal de rellotge (CLK): un latch D (transparent mentre CLK = 1: Q segueix D; quan CLK = 0, Q es manté) i un biestable D que copia D només en el flanc de pujada del rellotge.
El rellotge val 1 de 0 a 4 ms, 0 de 4 a 8 ms i 1 de 8 a 12 ms (flancs de pujada a 0 i 8 ms). L'entrada D val 0 fins a 1 ms, 1 de 1 a 2,5 ms, 0 de 2,5 a 5 ms, 1 de 5 a 9,5 ms i 0 de 9,5 a 12 ms. Tots dos comencen amb Q = 0.
a) Quant val Q de cada element als instants 0,5, 1,5, 3, 6, 8,5 i 10 ms?
b) Quin dels dos elements és més robust davant d'un pols breu i no desitjat (glitch) a D? Raona-ho.

Un conjunt de n biestables pot emmagatzemar $2^{n}$ estats diferents.
a) Quants estats pot tenir un registre de 5 biestables? I un de 12?
b) Quants biestables calen, com a mínim, per fer un comptador binari que vagi de 0 a 99?
c) I per a un comptador que vagi de 0 a 59 (minuts d'un rellotge)?
d) I per comptar els 1000 valors de 0 a 999?
e) Un comptador de 4 biestables que només compta de 0 a 9 (mòdul 10): quants dels seus estats no s'utilitzen?

Un registre de desplaçament de 4 bits està format per quatre biestables D en cadena: la sortida de cada un és l'entrada del següent, i l'entrada de dades en sèrie va a $D_{0}$. En cada flanc de pujada del rellotge, cada bit passa a la posició següent i $Q_{0}$ carrega el bit d'entrada. El registre comença a $Q_{0}Q$₁$Q_{2}Q$₃ = 0000.
a) Escriu l'estat del registre després de cada flanc si, en aquests flancs, l'entrada val 1, 0, 1, 1, 0, 0, 1.
b) Després del quart flanc, quin nombre binari té el registre si el llegim de $Q_{3}$ a $Q_{0}$? Què té a veure amb els bits d'entrada?
c) Quants flancs de rellotge calen perquè un bit present a l'entrada arribi a $Q_{3}$? Si el rellotge és de 2 kHz, quant de temps representen aquests flancs?

Un comptador síncron descendent de 3 bits ($Q_{2}Q$₁$Q_{0}$) disminueix en una unitat el seu valor binari a cada flanc de rellotge, i quan arriba a 000 passa a 111. Comença a l'estat 101.
a) Escriu els estats després dels 8 primers flancs.
b) Quants estats diferents té el comptador? Quin és el seu mòdul?
c) Quin estat tindrà després de 100 flancs? Raona-ho sense escriure tota la seqüència.

Un biestable JK que canvia amb el flanc de baixada del rellotge té dues entrades asíncrones: PRESET (actiu a nivell baix) posa Q a 1 i CLEAR (actiu a nivell baix) posa Q a 0 immediatament, sense esperar el rellotge i amb prioritat sobre J, K i el rellotge. Quan no estan actives (nivell alt) el biestable funciona amb normalitat.
Es produeix aquesta seqüència d'esdeveniments, en ordre. Digues quin valor té Q després de cada un:
1) Es dona un pols a CLEAR (a nivell baix).
2) Amb PRESET i CLEAR inactius i J = K = 1, arriba un flanc de baixada del rellotge.
3) Arriba un segon flanc de baixada.
4) Es posa PRESET a nivell baix.
5) Mentre PRESET continua a nivell baix, arriba un tercer flanc de baixada.
6) Es torna a posar PRESET a nivell alt i arriba un quart flanc (J = K = 1).
7) Es posa J = K = 0 i arriba un cinquè flanc.
8) Es posa J = 1, K = 0 i arriba un sisè flanc.
Per a què serveixen aquestes entrades en un circuit real?

Un biestable JK canvia en el flanc de pujada del rellotge (període de 10 µs). Q val 0 abans del primer flanc. En els 8 primers flancs, J i K valen:
J: 1, 0, 1, 0, 0, 1, 1, 0
K: 0, 0, 1, 1, 0, 1, 1, 1
a) Escriu Q després de cada flanc i indica l'acció (manté, reset, set o bascula) que fa el biestable en cada cas.
b) Quantes vegades canvia Q en aquests 8 flancs?
c) Considera que Q es manté entre dos flancs consecutius. Durant els 8 períodes que comencen amb cada un dels 8 flancs, quant de temps està Q a 1?

Es vol dissenyar un comptador síncron ascendent de 2 bits ($Q_{1}Q_{0}$: 00 → 01 → 10 → 11 → 00 …) amb dos biestables JK que comparteixen el mateix senyal de rellotge.
a) Escriu, per a cada transició d'estat, els valors que han de tenir $J_{1}$, $K_{1}$, $J_{0}$ i $K_{0}$ (utilitza la taula d'excitació del JK; X = indiferent).
b) Obtén les funcions $J_{0}$, $K_{0}$, $J_{1}$ i $K_{1}$ en funció de $Q_{1}$ i $Q_{0}$ aprofitant les X.
c) Comprova el disseny: partint de 00, escriu els estats dels 6 primers flancs.
d) Quina diferència hi ha amb un comptador asíncron (ripple) del mateix mòdul pel que fa a quan canvia cada sortida?

Es connecten quatre biestables D en forma de registre de desplaçament (Q₀ → D₁, Q₁ → D₂, Q₂ → D₃) i es realimenta la sortida de l'últim a l'entrada del primer. El rellotge és de 2 Hz.
a) Comptador en anell: D₀ = Q₃. Partint de Q₀Q₁Q₂Q₃ = 1000, escriu la seqüència d'estats. Quants estats diferents té? Durant quant de temps està Q₀ a 1 en cada volta, i quin és el període de Q₀?
b) Comptador Johnson: D₀ = $\overline{Q_{3}}$. Partint de 0000, escriu la seqüència d'estats. Quants estats té? Quina durada té un període de Q₀?
c) Quin avantatge té el Johnson respecte de l'anell amb el mateix nombre de biestables? I quin inconvenient té l'anell si per soroll entra a l'estat 0000?

Les equacions característiques dels biestables són: D: $Q^{+} = D$; T: $Q^{+} = T \oplus Q$; JK: $Q^{+} = J\,\overline{Q} + \overline{K}\,Q$.
a) Dissenya, comparant equacions, un biestable T a partir d'un biestable D i una porta. Comprova el resultat per als 4 casos de (T, Q).
b) Dedueix com s'ha de connectar un biestable JK per fer-lo funcionar com un biestable D. Comprova-ho per a D = 0 i D = 1.
c) I com un biestable T?
d) Un comptador asíncron de 4 bits es construeix amb quatre biestables T amb T = 1. Si es volguessin fer amb biestables D en comptes de T, quantes portes caldrien i de quin tipus: (i) si els biestables D només tenen la sortida Q, i (ii) si també tenen la sortida $\overline{Q}$?

Un interruptor mecànic de dues posicions (comú a massa i dos contactes A i B, cada contacte unit a +5 V amb una resistència) rebota unes quantes vegades en arribar a cada contacte. Per netejar el senyal, s'uneix el contacte A a l'entrada $\overline{S}$ i el contacte B a l'entrada $\overline{R}$ d'un latch format per dues portes NAND ($Q = \overline{\overline{S}\cdot\overline{Q}}$, $\overline{Q} = \overline{\overline{R}\cdot Q}$). Les entrades són actives a nivell baix.
a) Inicialment l'interruptor és al contacte B. Quin és l'estat del latch (Q)?
b) L'interruptor es mou cap al contacte A i rebota. Els valors successius de $(\overline{S}, \overline{R})$ són: (1, 0), (1, 1) [en l'aire], (0, 1), (1, 1) [rebot], (0, 1), (1, 1), (0, 1) [contacte definitiu]. Escriu Q en cada pas.
c) Torna al contacte B amb rebots: (1, 1), (1, 0), (1, 1), (1, 0), (1, 1), (1, 0). Escriu Q en cada pas.
d) Quants flancs de baixada té el senyal brut del contacte A en la fase b)? Quants flancs de pujada té Q? Què li passaria a un comptador connectat directament al contacte?

Un registre de 4 bits està format per quatre biestables D amb rellotge comú. L'entrada de cada biestable és $D_{i} = \mathrm{LD}\cdot I_{i} + \overline{\mathrm{LD}}\cdot Q_{i}$, on I_i són les dades d'entrada i LD és el senyal de càrrega. Abans del primer flanc, Q₃Q₂Q₁Q₀ = 0101.
a) Quina funció fa el circuit quan LD = 1? I quan LD = 0?
b) Escriu el contingut del registre després de cada flanc de pujada si (LD, I₃I₂I₁I₀) val: (1, 1100), (0, 0011), (1, 1010), (0, 1111), (1, 0001).
c) Quin component combinacional s'ha afegit davant de cada biestable per construir D_i?
d) Per què no es «desconnecta» el rellotge del registre amb una porta AND quan es vol que mantingui el valor, en lloc de realimentar Q?

Una màquina d'estats de Moore té dos estats, PARELL i IMPARELL, i una entrada X en sèrie (un bit per flanc de rellotge). Si X = 0 l'estat no canvia; si X = 1, canvia a l'altre. L'estat inicial és PARELL. La sortida Z només depèn de l'estat: Z = 0 en PARELL i Z = 1 en IMPARELL.
a) Dibuixa mentalment el diagrama d'estats i escriu la taula d'estats (estat actual, X → estat següent, Z).
b) Per a l'entrada 1, 0, 1, 1, 0, 1, 1, 1 escriu l'estat i la sortida després de cada flanc.
c) Què calcula la sortida Z? Comprova-ho amb el nombre total de 1 de l'entrada.
d) Amb quants biestables es pot implementar? Quina és l'equació de l'entrada del biestable i de la sortida?

Una màquina de Mealy té tres estats (S0, S1 i S2) i una entrada X en sèrie. La taula d'estats (estat actual, X → estat següent / sortida Z) és:
S0, 0 → S0 / 0; S0, 1 → S1 / 0
S1, 0 → S0 / 0; S1, 1 → S2 / 0
S2, 0 → S0 / 1; S2, 1 → S2 / 0
Parteix de S0.
a) Aplica l'entrada 0, 1, 1, 0, 1, 1, 1, 0, 1, 1, 0, 0 i escriu l'estat i la sortida després de cada flanc.
b) Quina seqüència d'entrada detecta la màquina (Z = 1)? Quantes vegades l'ha detectada en l'entrada?
c) Quants biestables calen com a mínim per a tres estats? Quina diferència hi ha entre una màquina de Mealy i una de Moore pel que fa a la sortida?

Un circuit seqüencial té dos biestables D, amb entrades $D_{1} = X\cdot Q_{0} + \overline{X}\cdot Q_{1}$ i $D_{0} = X\cdot\overline{Q_{1}} + \overline{X}\cdot Q_{0}$, on X és una entrada externa. Els biestables parteixen de Q₁Q₀ = 00.
a) Escriu la taula d'estats completa (estat actual Q₁Q₀ i X → estat següent).
b) Descriu què fa el circuit quan X = 1 i quan X = 0. Quin tipus de codi segueix la seqüència quan X = 1?
c) Per a X = 1, 1, 0, 1, 1, 1, 0, 1 en els 8 flancs, escriu els estats successius.
d) Quin avantatge té aquest codi respecte del binari natural quan s'ha de convertir en una posició mecànica?

Cada biestable d'un comptador té un retard de propagació $t_{p}$ = 15 ns entre el flanc de rellotge i el canvi de la seva sortida. Una porta AND té un retard de 10 ns.
a) Comptador asíncron (ripple) de 4 bits amb biestables que canvien amb el flanc de baixada del seu rellotge (el primer rep el rellotge extern; cada un dels altres, la sortida del biestable anterior). Quan passa de 0111 a 1000, escriu els estats pels quals passa $Q_{3}Q$₂$Q_{1}Q$₀ i en quin instant (després del flanc) canvia cada bit.
b) Quant triga, en el pitjor cas, a estabilitzar-se el comptador de 4 bits? Quina és la freqüència màxima del rellotge perquè el valor pugui ser llegit correctament abans del flanc següent? I per a un comptador asíncron de 8 bits?
c) En un comptador síncron de 4 bits, tots els biestables reben el rellotge alhora, però el biestable de més pes necessita una porta AND de 3 entrades ($J_{3}$ = $K_{3}$ = $Q_{2}Q$₁$Q_{0}$). Quin és el període mínim i la freqüència màxima?
d) Compara els resultats de b) i c).

Es vol dissenyar un comptador síncron de mòdul 5 ($Q_{2}Q$₁$Q_{0}$: 000 → 001 → 010 → 011 → 100 → 000 …) amb tres biestables D.
a) Escriu la taula de transicions per als cinc estats que s'utilitzen. Els estats 101, 110 i 111 no s'utilitzen (indiferents).
b) Obtén $D_{2}$, $D_{1}$ i $D_{0}$ en funció de $Q_{2}$, $Q_{1}$ i $Q_{0}$ aprofitant els estats indiferents (pots fer-ho amb mapes de Karnaugh).
c) Comprova on porta el circuit si, per un soroll, entra en un dels estats no utilitzats (101, 110 o 111). El comptador és autocorrector?
d) Si el rellotge és d'1 kHz, quina freqüència té $Q_{2}$? Quin percentatge del període està a 1?

Es vol dissenyar un detector de la seqüència 101 en una entrada X en sèrie, amb detecció de seqüències solapades (per exemple, 10101 conté dues vegades 101). La sortida Z ha de valer 1 en el flanc en què arriba l'últim 1 de la seqüència (màquina de Mealy). Els estats són: S0 = 00 (no s'ha rebut res útil), S1 = 01 (últim bit rebut: 1) i S2 = 10 (últims bits rebuts: 10).
a) Dibuixa el diagrama o escriu la taula d'estats (estat actual, X → estat següent / Z).
b) Pren com a indiferent l'estat 11 i obté, amb biestables D, les equacions de $D_{1}$, $D_{0}$ i Z.
c) Aplica l'entrada 1, 0, 1, 0, 1, 1, 0, 1 i escriu l'estat i la sortida després de cada flanc. Quantes vegades es detecta 101?

Es vol un comptador síncron de 2 bits que compti cap amunt quan l'entrada X val 1 (00 → 01 → 10 → 11 → 00) i cap avall quan X val 0 (00 → 11 → 10 → 01 → 00), amb biestables JK.
a) Escriu la taula de transicions (estat actual $Q_{1}Q_{0}$ i X → estat següent).
b) Obtén $J_{0}$, $K_{0}$, $J_{1}$ i $K_{1}$ en funció de $Q_{1}$, $Q_{0}$ i X. (Pista: $Q_{1}$ bascula quan $Q_{0}$ = 1 si X = 1, i quan $Q_{0}$ = 0 si X = 0.)
c) Partint de 00, escriu els estats que s'obtenen amb X = 1, 1, 1, 0, 0, 1 en els sis flancs següents.

Un registre de desplaçament amb realimentació lineal (LFSR) de 4 biestables D desplaça els bits cap a la dreta: $D_{1} = Q_{0}$, $D_{2} = Q_{1}$, $D_{3} = Q_{2}$, i la primera entrada és la suma mòdul 2 (XOR) de les dues últimes sortides: $D_{0} = Q_{2}\oplus Q_{3}$. L'estat inicial és Q₀Q₁Q₂Q₃ = 1000.
a) Escriu la seqüència d'estats fins que es repeteix. Quants estats diferents recorre?
b) Quants estats té en total un registre de 4 bits? Quin no apareix a la seqüència i què passaria si el registre hi entrés?
c) Escriu la seqüència de bits que surt per Q₃ durant un període. Quants uns i quants zeros té?
d) Si el rellotge és d'1 kHz, quina és la durada del període de la seqüència? Per a què serveix un circuit així?

Un receptor de dades en sèrie fa servir un registre de desplaçament de 8 biestables D ($Q_{0}$ rep el bit d'entrada nou i cada bit passa de $Q_{i}$ a $Q_{i+1}$ en cada flanc de pujada del rellotge). Les dades arriben a 9600 bits per segon i el rellotge del registre s'activa un cop per bit. L'emissor envia el byte 10110010 (B2 en hexadecimal) amb el bit de menys pes primer.
a) Quina seqüència de bits arriba a l'entrada, en ordre?
b) Quin és el contingut del registre després de 8 flancs? Llegit com a $Q_{7}Q_{6}\ldots Q_{0}$, quin nombre hexadecimal sembla? Com cal llegir les sortides per obtenir el byte correcte (B2)?
c) Quant de temps triga a rebre's el byte? Quant de temps hi ha per llegir-lo abans que un novè flanc en destrueixi el bit de més pes?
d) Si les dades arribessin amb el bit de més pes primer, com haurien d'estar connectades les sortides?

En un circuit seqüencial síncron, la sortida d'un biestable passa per una lògica combinacional abans d'arribar a l'entrada D del següent. Les especificacions són: retard rellotge → sortida $t_{cq}$ entre 4 i 12 ns; temps de preparació (setup) $t_{su}$ = 5 ns (la dada ha d'estar estable abans del flanc); temps de manteniment (hold) $t_{h}$ = 2 ns (la dada ha de continuar estable després del flanc). La lògica combinacional té un retard entre 3 i 18 ns.
a) Calcula el període mínim del rellotge i la freqüència màxima.
b) Comprova que es compleix el temps de manteniment.
c) Es substitueix la lògica per una de més ràpida, amb retard màxim de 8 ns i mínim d'1 ns. Quina és la nova freqüència màxima? Es compleix encara el temps de manteniment?
d) Quina freqüència màxima té un registre de desplaçament (sense lògica entre biestables)? Per què augmentar la freqüència per sobre del límit del circuit original pot provocar errors?

Un comptador binari de 4 bits (Q₃Q₂Q₁Q₀) té una entrada de càrrega paral·lela síncrona LD: quan LD = 1 en un flanc de rellotge, carrega el valor present a les entrades de dades (P₃P₂P₁P₀) en lloc de comptar. Si LD = 0, compta cap amunt (després de 1111 passa a 0000).
a) Es connecten P₃P₂P₁P₀ = 0110 i $\mathrm{LD} = Q_{3}Q_{2}Q_{1}Q_{0}$ (LD val 1 només a l'estat 1111). Escriu la seqüència d'estats (en decimal) i digues el mòdul. Si el rellotge és de 10 kHz, quina freqüència té la sortida Q₃ aproximadament, i quina fracció del període passa a 1?
b) Es vol un comptador de 0 a 11 (mòdul 12): P = 0000 i LD activat quan l'estat és 1011. Demostra que n'hi ha prou amb $\mathrm{LD} = Q_{3}Q_{1}Q_{0}$ (sense Q₂) mirant els estats per on passa el comptador.
c) Quina diferència té aquesta solució amb posar el comptador a zero amb una entrada de reset asíncron quan arriba a 1100? Quins avantatges té la càrrega síncrona?

Un sumador en sèrie suma dos nombres binaris bit a bit, començant pel de menys pes, amb un sol sumador complet (FA) i un biestable D que emmagatzema el transport (C). En cada flanc: S = A ⊕ B ⊕ C (bit de suma) i el transport següent és $C^{+} = A\,B + C\,(A\oplus B)$, carregat al biestable. Al principi C = 0.
a) Es vol sumar A = 1011 (11) i B = 0110 (6). Escriu, per a cada cicle, els bits que entren (de menys pes a més pes; al cinquè cicle entren A = B = 0), el transport C, el bit S i el transport següent.
b) Quin nombre binari s'obté a S (el primer bit de sortida és el de menys pes)? Comprova que és 11 + 6.
c) Per què cal un cinquè cicle? Què hauries de fer si els nombres fossin A = B = 15?
d) Si el rellotge és d'1 MHz, quant triga aquesta suma? Compara amb un sumador paral·lel de 4 bits pel que fa a temps i a nombre de sumadors complets.

Es vol dissenyar el comptatge d'un rellotge digital de 24 hores a partir d'un oscil·lador de quars de 32 768 Hz.
a) Quants biestables en cadena calen per dividir la freqüència fins a 1 Hz? Quina freqüència hi ha a la sortida del desè?
b) Els segons (00–59), els minuts (00–59) i les hores (00–23) es compten amb comptadors en BCD: una xifra de les unitats (0–9, 4 biestables) i una de les desenes (de 0 a 5 per als segons i minuts, de 0 a 2 per a les hores). Quants biestables calen per a cada part i en total?
c) Quants n'haurien calgut si cada part es comptés en binari natural (6 bits per als segons, 6 per als minuts, 5 per a les hores)? Per què és preferible el BCD a pesar del cost?
d) El comptador de les desenes de segons passa de 5 (101) a 0 quan arriba a 6 (110). Quina condició lògica de $Q_{2}$, $Q_{1}$ i $Q_{0}$ detecta el 6 aprofitant que els estats 7 no es presenten?
e) Cada quan torna el rellotge a l'estat 00:00:00? Quants flancs d'1 Hz són?

El motor d'un portal de garatge es controla amb una màquina de Moore de 4 estats codificats amb dos biestables D ($Q_{1}Q$₀): 00 = TANCAT, 01 = OBRINT, 10 = OBERT, 11 = TANCANT. Les entrades són el polsador P (1 = premut) i els finals de cursa FCO (1 = portal totalment obert) i FCT (1 = portal totalment tancat). Les transicions són:
TANCAT: si P = 1 passa a OBRINT, si no, es queda. OBRINT: si FCO = 1 passa a OBERT, si no, es queda. OBERT: si P = 1 passa a TANCANT, si no, es queda. TANCANT: si FCT = 1 passa a TANCAT, si no, es queda (P s'ignora mentre es tanca).
Les sortides són MO (motor d'obrir) = 1 en OBRINT, i MT (motor de tancar) = 1 en TANCANT.
a) Escriu les expressions de MO i MT en funció de $Q_{1}$ i $Q_{0}$.
b) Escriu les equacions de $D_{1}$ i $D_{0}$ a partir de la taula de transicions.
c) Partint de TANCAT, aplica les entrades (P, FCO, FCT) següents, una per flanc: (1, 0, 1), (0, 0, 0), (0, 0, 0), (0, 1, 0), (0, 0, 0), (1, 0, 0), (1, 0, 0), (0, 0, 1). Escriu l'estat després de cada flanc.
d) Quina limitació de seguretat té aquest disseny? Com es podria millorar?

Es vol dissenyar un detector de la seqüència $1101$ en una entrada en sèrie $X$ (un bit per flanc de pujada del rellotge). Cal permetre solapament: a $X = 1101101$, la seqüència apareix dues vegades.
a) Dissenya el diagrama d'estats d'una màquina de Mealy amb una sortida $Z$ que valgui 1 quan l'últim bit de la seqüència arribi a l'entrada. Dona la taula d'estats (estat actual i $X$ → estat següent / $Z$) i justifica què recorda cada estat.
b) Dissenya ara la màquina de Moore equivalent. Quants estats necessita? Per què en necessita un més que la de Mealy?
c) Aplica a les dues màquines (estat inicial: res detectat) la seqüència d'entrada $X = 0110110101101$ i escriu, per a cada flanc, l'estat i la sortida. Comprova en quin flanc es veu el pols de $Z$ a cada màquina.
d) Quants biestables calen per implementar cada màquina? Raona dos avantatges i dos inconvenients de Mealy davant de Moore en un sistema real. Què canviaria si no es permetés el solapament?

Una màquina de Moore té sis estats $A$–$F$, una entrada $X$ i una sortida $Z$ que depèn només de l'estat. La taula és:

a) Quants biestables calen per implementar-la tal com està? Agrupa els estats per la seva sortida i refina les particions fins que no canviïn, per trobar els estats equivalents.
b) Dibuixa la màquina reduïda i indica quants biestables necessita.
c) Comprova la teva conclusió amb un argument directe: comprova que, per a qualsevol seqüència d'entrada, els estats que has declarat equivalents donen les mateixes sortides, i troba la seqüència d'entrada més curta que permet distingir $A$ de $B$ observant la sortida.
d) Aplica a la màquina original (des de $A$) i a la reduïda la seqüència $X = 10110010$ i compara les sortides. Raona per què és important reduir les màquines abans de dissenyar-les, i què passaria si per error féssim equivalents dos estats que no ho són.